华为 韬定律画图解释华为“逻辑折叠”大招：减少晶体管连接线长度，垂直走线

基础知识不难，叫RC延迟。芯片主频受限制，不是晶体管开关速度，这个皮秒级别够了。RC延迟就是连接晶体管的导线，有电阻R，还有“寄生电容”C。R容易理解，C就是线与衬底、线与相邻线之间的寄生电容，是个坏东西。

RC延迟与导线长度L的平方成正比，是拖累芯片性能的最大麻烦之一。减少L就是大招，但不只是减少总线长，有一个“关键路径”的说法。举例，总线长等于全城道路总里程（几十万公里），而关键路径是从A区到B区的最长单条通勤路线，30公里。主频受这个30公里限制。

如图，如果平面布线，晶体管互相贴着的连接很短不怕。但是模块之间要连接，搞多了就有很多“跳线”长长地拉过去，给出恐怖的L。能优化，但是晶体管和模块一多，长跳线还是不可避免，关键路径很长。

改成立体布局，一下格局打开，长跳线不需要，垂直走短线就行了。这图是三层，两层就有很大改进。

需要注意，让线垂直走需要技术，这是3D先进封装。垂直走的线多达每平方毫米上万条，甚至百万条。两层的间距也很重要，要缩小。一个想法是造很微小的凸点，上下两层凸点碰上就连上了。这办法不太好，就改光滑平面，两块严丝合缝贴一起，铜导线对铜导线直接扩散融合为一体，打通连接。这叫混合键合，hybrid bonding。

技术都是业界已经有的，华为主导，中国突破了3D先进封装技术，就可以改电路设计软件，二维平面设计改三维，直接大幅进步了。麒麟2026是样本，每平方毫米晶体管数量比2025年的麒麟芯片增加55%达到2.38亿个，两层分布。