美国要担心了！华为芯片产业颠覆性技术方案引发全球热议，美媒更是发出警告：中国想成为全球半导体产业的领导者

谁能够想到，当国内还在争论华为刚公开的韬定律究竟有没有这么牛的时候，全球媒体都已经炸锅了。


华为刚公开公开韬定律，迅速引发了路透社、彭博社、NB）、法新社 等众多国际主流媒体的争相报道。


美媒直接发出来警告，“韬定律”的出现，意味着中国希望在全球芯片竞赛中成为领导者而非追随者的雄心。“美国要更担忧了”更是成为了多家媒体不约而同的标题与核心结论。


很多人总是把华为的逻辑折叠和芯片封装里面的3D折叠混为一谈，咱们先看传统3D堆叠是怎么一回事。


不管是芯片级别的那种，像HBM内存把几个芯片摞在一起，还是更大规模的晶圆级别堆叠，说到底思路是一样的，都是把好几个独立、完整、功能还各不相同的芯粒，比如一个专门负责计算的CPU和一个专门负责存储的内存，通过微凸块或者硅通孔这类物理连接方式，像用胶水一样把它们面对面或者叠起来粘到一块儿，最后封成一个系统级封装的整体。


这做法的本意其实挺好的，主要是想解决那个让人头疼的“存储墙”问题，或者说实现所谓的异构集成。简单讲，就是让数据在处理器和存储器之间跑的距离尽可能短，传输带宽尽可能大，别再让数据搬家的速度拖了计算的后腿。

可是这么简单的物理往上摞，马上带来一个大麻烦——发热全挤到一块儿了。原本各发各热的芯片现在在一个更紧凑的小立体空间里同时工作，功率密度成倍往上翻，就会出现散热难题。

逻辑折叠的路数跟这个完全不是一回事。它压根儿就不是简单物理叠加那个路子，而是一场纯粹在设计方法上的革命，等于把芯片内部电路怎么布置、怎么连线重新设计了一遍。

逻辑折叠最突出的优点是一个“低”字，追求的是一切往低压、往低延迟上走，而不是像传统3D堆叠那样把发热密度堆得越来越高、把散热压力堆得越来越大。它的核心目标就是要把信号传输的延迟压到极低极低，而不是去制造一个更烫手的立体发热体。

这里面最关键的一招叫“缩短时延”。具体怎么个缩短法呢？芯片里那些决定整体速度的关键走线，在以前传统的平面设计里，得在芯片上绕来绕去，动不动就绕出几百微米的长度。

逻辑折叠直接把这些关键走线从平面拉到了垂直方向，长度一下子从几百微米压缩到仅仅几个微米，相当于把原本要跑几百米的一条弯弯绕绕的小路，直接变成了一部几步就能跨上下的垂直电梯。

导线长度从几百微米降到几微米，信号在传输过程中拖延的时间，还有在路上白白消耗掉的能量，立刻就出现了断崖式的下降。

华为的何庭波团队在发表的学术论文里给出了一个很实在的数字，在移动芯片的方案上用逻辑折叠，哪怕芯片制造工艺保持不变，能效都能直接提升41%。

所以这才是为什么全球半导体产业都发慌的原因，华为的韬定律和摩尔定律并不矛盾，你想想，7纳米工艺可以做到3纳米的性能，5年以后可以做到1.4纳米的性能。

那等到我们有了EUV光刻机以后，我们造出1纳米的芯片，性能你想想该多强了，这真的是彻底颠覆整个半导体产业了，因为EUV光刻机极限就是1纳米。